‘대학도 14나노 반도체 칩 만든다’… KAIST-삼성전자, 첨단공정 지원 협의

KAIST가 삼성전자와 손잡고 국내 대학 최초로 14나노 FinFET(핀 전계효과 트랜지스터) 첨단 반도체 공정을 개방했다.

이에 따라 수십억 원에 달하는 제작 비용과 엄격한 보안 규제로 대학이 접근하기 어려웠던 첨단 공정으로 반도체 칩을 설계·제작하고 성능까지 검증할 수 있는 길이 열렸다.

KAIST 반도체설계교육센터(IDEC)는 삼성전자와 ‘시스템반도체 14나노 공정 지원’ 협약을 체결했다.

FinFET은 반도체 스위치 역할을 하는 트랜지스터를 평면이 아닌 지느러미(fin) 형태의 입체 구조로 만든 기술이다.

기존 2차원 구조보다 전류를 더 정밀하게 제어해 누설전류를 줄이고 성능과 전력 효율을 동시에 높일 수 있어 스마트폰 애플리케이션 프로세서(AP), 인공지능(AI) 반도체, 고성능 컴퓨팅(HPC)용 반도체 등에 널리 활용된다.

그동안 대학은 28나노 이하 첨단 공정에 접근하기 어려워 설계 교육이 이론과 시뮬레이션 중심에 머물렀다.

이번 협약으로 산업현장에서 사용하는 14나노 FinFET 공정을 활용해 실제 칩을 제작하는 교육·연구를 수행할 수 있게 됐다.

14나노 FinFET 공정은 한 번 칩을 제작하는 데 약 60억 원이 소요되고, 국가 핵심기술로 지정돼 엄격한 보안 적용으로 대학 연구실 활용이 사실상 불가능했다.

KAIST IDEC은 이번 협약을 위해 고사양 서버와 첨단 설계 소프트웨어를 갖춘 전용 설계 환경을 구축하고 전문 연구인력을 배치했다.

연구팀은 보안 프로그램이 적용된 전용 클라우드 환경에서 설계를 수행하고, 인증된 공간에서만 연구를 진행하도록 지원 체계도 마련했다.

삼성전자는 연간 멀티 프로젝트 웨이퍼(MPW) 프로그램을 통해 14나노 FinFET 공정 1회를 비롯해 28나노 LPP, 28나노 FD-SOI, 130나노 BCDMOS 등 다양한 공정의 칩 제작을 지원한다.

이를 통해 향후 5년간 전국 대학에 1160개 칩 제작 기회를 제공하고, 매년 대학원생과 연구자 600명이 칩 설계부터 제작, 성능 검증까지 경험할 수 있다.

MPW는 하나의 웨이퍼에 여러 연구팀의 반도체 설계를 함께 제작하는 방식으로, 연구팀별 제작 비용을연구팀별 제작 비용을 크게 줄여 대학과 연구기관이 첨단 공정을 이용할 때 널리 사용하는 방식이다.

이번 사업은 지난해 시범 프로그램을 통해 공정 안정성과 지원 체계를 검증한 뒤 본격 추진됐다.

당시 KAIST IDEC 연구원과 일부 대학 연구팀은 삼성전자에서 직접 설계를 수행하며 공정 운용과 보안 체계를 점검했고, 이후 원격 설계가 가능한 클라우드 기반 보안 인프라를 구축했다.

박상훈 삼성전자 상무는 “반도체 산업 전반에서 설계 전문인력 수요가 꾸준히 늘고 있다"며 ”이번 협력이 국내 대학의 설계 역량을 높이고 반도체 산업 경쟁력을 강화하는 기반이 되길 기대한다"고 말했다.

박인철 KAIST IDEC 소장은 “학생들이 산업 현장에서 사용하는 첨단 공정으로 실제 칩을 설계하고 제작까지 경험할 수 있는 교육 환경이 마련됐다"며 ”산업계와 협력을 확대해 시스템반도체 설계 전문인력 양성을 더욱 강화하겠다"고 말했다.

이재형 기자 jh@kukinews.com